版图设计中的天线效应！
最近做版图设计中，经常要考虑到天线效应，常用插入二极管的方法来消除天线效应，下面给出天线效应的解释：
打个简单的比方，在宏观世界里，广播、电视的信号，都是靠天线收集的，
在我们芯片里，一条条长的金属线或者多晶硅(polysilicon)等导体，就象是
一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线
越长，收集的电荷也就越多，当电荷足够多时，就会放电。
那么，哪里来的这么多的游离电荷呢？IC现代制程中经常使用的一种方法
是离子刻蚀（plasma etching），这种方法就是将物质高度电离并保持一定的
能量，然后将这种物质刻蚀在wafer上，从而形成某一层。理论上，打入
wafer的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是
成对出现，但在实际中，打入wafer的离子并不成对，这样，就产生了游离
电荷。另外，离子注入（ion implanting）也可能导致电荷的聚集。可见，这
种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量
减小的。
这些电要放到哪里去呢？我们知道，在CMOS工艺中，P型衬底是要接地
的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就
会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还
是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲，
最容易遭到伤害的地方就是gate oxide。
通常，我们用“antenna ratio”来衡量一颗芯片能发生“antenna effect”的几
率。“antenna ratio”的定义是：构成所谓“天线”的导体（一般是metal）
的面积与所相连的gate oxide的面积的比率。这个比率越大，就越容易发生
antenna effect。这个值的界定与工艺和生产线有关，经验值是300：1。我们
可以通过DRC来保证这个值。随着工艺技术的发展，gate的尺寸越来越
小，metal的层数越来越多，发生antenna effect的可能性就越大，所以，在
0.4um/DMSP/TMSP以上工艺，我们一般不大会考虑antenna effect，而在
0.25um以下工艺，我们就不得不考虑这个问题了。
干蚀刻（etch）需要使用很强的电场驱动离子原浆，在蚀刻gate poly和氧化层边的时候，电荷可能积累在gate poly上，并产生电压足以使电流穿过gate的氧化层，虽然这种状况通常不会破坏gate氧化层，但会降低其绝缘程度。这种降低程度于gate氧化层面积内通过的电荷数成正比。每一poly区积累的正电荷与它的面积成正比，
如果一块很小的gate氧化层连接到一块很大的poly图形时，就可能造成超出比例的破坏，因为大块的poly区就像一个天线一样收集电荷，所以这种效应称为天线效应，天线效应也会发生在source/drain的离子植入时。
天线效应与poly和gate氧化层的面积之比成正比（对于pmos和nmos，要分开计算gate氧化层的面积，
因为它们的击穿电压不同）。当这个比值达到数百倍时，就可能破坏氧化层。大多数的layout中都可能有少数这样大比值的poly图形。
下图为一个可能产生天线效应的例子：mos M1的gate由poly连接至M2，当M1和M2距离够长造成poly和M1gate氧化层面积之比太大，从而可能破坏M1的gate氧化层。
消除天线效应的方法主要是设法降低接到gate的poly面积。见右图，在poly接至gate增加一个metal跳线，即减小了接至gate的poly与gate氧化层的面积之比，起到消除天线效应的作用。天线效应产生的静电破坏也会发生在metal蚀刻时。如果metal接到diffusion时，极少会产生静电破坏，因为diffsion可以卸掉静电，所以top metal一般不用考虑天线效应的问题（基本上每条topmetal都会接到diffusion上）。对于下层metal则不然，没有接到d iffusion的下层metal当其接至gate时，如面积过大，就极易产生天线效应。
解决方法：在下层metal上加一个top metal的跳线，如无法加top metal跳线，可以连接一个最小size的Nmoat/P-epi或Pmoat/nwell的二极管，原则上这个二极管不可以影响线路的正常工作
IC芯片中金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会放电。
IC现代工艺中经常使用的一种方法是离子刻蚀（plasma etching），这种方法就是将物质高度电离并保持一定的能量，然后将这种物质刻蚀在晶圆上，从而形成某一层。理论上，打入晶圆的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出现，但在实际中，打入晶圆的离子并不成对，这样，就产生了游离电荷。另外，离子注入（ion implanting）也可能导致电荷的聚集。可见，这种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量减小的。
在CMOS工艺中，P型衬底是要接地的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲，最容易遭到伤害的地方就是栅氧化层。
通常情况下，我们用“天线比率”（“antenna ratio”）来衡量一颗芯片能发生天线效应的几率。“天线比率”的定义是：构成所谓“天线”的导体（一般是金属）的面积与所相连的栅氧化层面积的比率。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大，所以，在0.4um/DMSP/TMSP以上工艺，我们一般不大会考虑天线效应。而采用0.4um以下的工艺就不得不考虑这个问题了。
可通过插入二极管（NAC Diode）的方法来解决天线效应，这样当金属收集到电荷以后就通过二极管来放电，避免了对栅极的击穿。
注： DMSP——Double Metal Single Poly
TMSP——Three Metal Single Poly
IC芯片中金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会放电。
IC现代工艺中经常使用的一种方法是离子刻蚀（plasma etching），这种方法就是将物质高度电离并保持一定的能量，然后将这种物质刻蚀在晶圆上，从而形成某一层。理论上，打入晶圆的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出现，但在实际中，打入晶圆的离子并不成对，这样，就产生了游离电荷。另外，离子注入（ion implanting）也可能导致电荷的聚集。可见，这种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量减小的。
在CMOS工艺中，P型衬底是要接地的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲，最容易遭到伤害的地方就是栅氧化层。
通常情况下，我们用“天线比率”（“antenna ratio”）来衡量一颗芯片能发生天线效应的几率。“天线比率”的定义是：构成所谓“天线”的导体（一般是金属）的面积与所相连的栅氧化层面积的比率。随着工
艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大，所以，在0.4um/DMSP/TMSP以上工艺，我们一般不大会考虑天线效应。而采用0.4um以下的工艺就不得不考虑这个问题了。
可通过插入二极管（NAC Diode）的方法来解决天线效应，这样当金属收集到电荷以后就通过二极管来放电，避免了对栅极的击穿。
注：DMSP——Double Metal Single Poly
TMSP——Three Metal Single Poly
假设一个小尺寸MOS管的栅极与具有很大面积的第一层金属连线接在一起，在刻蚀第一层金属时，这片金属就像一根“天线”，收集离子，使其电位升高。因此，在制造工艺中这个MOS管的栅电压可增大到使栅氧化层击穿，而这个击穿是不能恢复的。任何与栅极连接的大片的导电材料，包括多晶硅本身，都可能产生天线效应。因此，亚微米CMOS工艺通常限制了这种几何图形的总面积，从而将栅氧化层被破坏的可能性减到了最小。如果必须要使用大面积的几何图形，就必须如图所示的那样，断开第一层金属。这样，当刻蚀第一层金属时，大部分面积就没有与栅极连接。（《模拟CMOS集成电路设计》拉扎维）
天线效应
什么是天线效应
在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大。
天线效应的产生机理
在深亚微米集成电路加工工艺中，经常使用了一种基于等离子技术的离子刻蚀工艺（plasma etching）。此种技术适应随着尺寸不断缩小，掩模刻蚀分辨率不断提高的要求。但在蚀刻过程中，会产生游离电荷，当刻蚀导体（金属或多晶硅）的时候，裸露的导体表面就会收集游离电荷。所积累的电荷多少与其暴露在等离子束下的导体面积成正比。如果积累了电荷的导体直接连接到器件的栅极上，就会在多晶硅栅下的薄氧化层形成F-N 隧穿电流泄放电荷，当积累的电荷超过一定数量时，这种F-N 电流会损伤栅氧化层，从而使器件甚至整个芯片的可靠性和寿命严重的降低。在F-N 泄放电流作用下，面积比较大的栅得到的损伤较小。因此，天线效应（Process Antenna Effect，PAE），又称之为“等离子导致栅氧损伤（plasma induced gate oxide damage，PID）”。
天线效应的消除方法
1）跳线法。又分为“向上跳线”和“向下跳线”两种方式，如图2（b）所示。跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。这种方法通过改变金属布线的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响到芯片的时序和串扰问题，所以在使用此方法时要严格控制布线层次变化和通孔的数量。
在版图设计中，向上跳线法用的较多，此法的原理是：考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体面积来消除天线效应。现代的多层金属布线工艺，在低层金属里出现PAE 效应，一般都可采用向上跳线的方法消除。但当最高层出现天线效应时，采用什么方法呢？这就是下面要介绍的另一种消除天线效应的方法了。
2）添加天线器件，给“天线”加上反偏二极管。如图2（c）所示，通过给直接连接到栅的存在天线效应的金属层接上反偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。当金属层位置有足够空间时，可直接加上二极管，若遇到布线阻碍或金属层位于禁止区域时，就需要通过通孔将金属线延伸到附近有足够空间的地方，插入二极管。
3）给所有器件的输入端口都加上保护二极管。此法能保证完全消除天线效应，但是会在没有天线效
应的金属布线上浪费很多不必要的资源，且使芯片的面积增大数倍，这是VLSI 设计不允许出现的。所以这种方法是不合理，也是不可取的。
4）对于上述方法都不能消除的长走线上的PAE，可通过插入缓冲器，切断长线来消除天线效应。
在实际设计中，需要考虑到性能和面积及其它因素的折衷要求，常常将法1、法2 和法4 结合使用来消除天线效应。
Antenna effect-天线效应
天线效应，更正式的称为离子导致的栅氧损坏（plasma induced gate oxide damage），会在MOS集成电路制造过程中引起良率和可靠性的问题。
晶圆厂通常会提供天线规则（antenna rules），通过遵受这些规则可以消除这些问题。对这些规则的违背称作antenna violation
与一般的指代电磁场与电流的转换的元件的含义不同，‘天线’效应在这里，实际上指的是一
个由电荷收集导致的问题。
图1：天线效应的图示，M1和M2是第1/2层金属互连线

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